Paralelismo em nível de instrução: Arquiteturas VLIW Grupo 01: Júlia Martinez Perdigueiro ra Tatiane Baggio Borili ra
Roteiro Introdução A Arquitetura VLIW Vantagens do VLIW Implementações VLIW IA-64 Processador Itanium VLIW – Sistemas Embarcados
Introdução Contexto atual: necessidade de melhor desempenho de máquinas Processadores com pipelining ILP (Instruction Level Paralelism) Técnicas dinâmicas – baseadas em hardware Técnicas estáticas – baseadas em software: VLIW
A Arquitetura VLIW VLIW = Very Long Instruction Word Várias operações em uma instrução única muito longa Unidades funcionais executando instruções concorrentemente Decisões em tempo de compilação Necessidade de compilador eficiente
A Arquitetura VLIW
Vantagens do VLIW Processadores superescalares Hardware complexo VLIW Software complexo
Vantagens do VLIW Hardware limita número de instruções analisadas Software permite maior número de instruções analisadas ao mesmo tempo Melhor paralelismo
Vantagens do VLIW Atualizações de tecnologia de superescalares Mudanças no hardware da máquina Atualizações de tecnologia de compiladores para VLIW Não há necessidade de mudanças no hardware da máquina
IA-64 Instruções registrador-registrador RISC ISA VLIW Registradores: 128 registradores de 64 bits de uso geral; 128 registradores de 82 bits de ponto flutuante 64 registradores de 1 bit de predicados 8 registradores de 64 bits de desvio
IA-64 Maior flexibilidade que VLIW original Paralelismo implícito: Grupos de instruções Pacote
IA-64
Suporte a predicação Suporte a especulação Nat NatVal Cargas avançadas
Itanium Clock 800MHz Cache de 3 níveis 9 unidades funcionais Pipeline de 10 fases
VLIW – Sistemas Embarcados Trimedia: abordagem clássica Crusoe: mercado de baixa potência Compatibilidade com o x86 Pipeline de 6 fases para inteiros e 10 fases para ponto flutuante Instruções de 64 bits e de 182 bits