Revisão do Quartus II e Ferramentas de Simulação SystemC and OO-Synthesis 14.04.2017 Revisão do Quartus II e Ferramentas de Simulação Prototipação de Circuitos Intergrados - Monitoria - Aula 1 Marcelo Lucena – mls2@cin.ufpe.br Tobias Oppold

Roteiro Criar um projeto com o verilog fornecido. Realizar síntese lógica. Analisar resultados. Restrições de síntese. Criar vetores de teste. Simular gate-level. Explorar opções de síntese. Pinagem. Programar FPGA. 14/04/2017 Soluções GrecO

Criando um projeto do Quartus II -> File -> New Project Wizard 14/04/2017 Soluções GrecO

Selecionar Nome do Projeto e Entidade Top-level 14/04/2017 Soluções GrecO

Adicionando Arquivos de Projeto 14/04/2017 Soluções GrecO

Selecionando Dispositivo Cyclone II EP2C35F672C6 14/04/2017 Soluções GrecO

Realizando a Síntese 14/04/2017 Soluções GrecO

Analisando Resultados da Síntese – Flow Summary 14/04/2017 Soluções GrecO

Analisando Resultados da Síntese – Timing Analyzer 14/04/2017 Soluções GrecO

Requisitos de Tempo do Módulo Setup Time – Tsu Hold Time – Th Clock to Output Delay – Tco Atraso de Propagação - Tpd 14/04/2017 Soluções GrecO

Setup Time – Hold Time Fonte: http://electronicdesign.com/Articles/Index.cfm?AD=1&ArticleID=9611 14/04/2017 Soluções GrecO

Clock to Output Fonte: http://www.kxcad.net/actel_designer/actel_designer_online_help/smarttime/Set_Output_Delay_Constraint_Dialog_Box.htm 14/04/2017 Soluções GrecO

Atraso de Propagação Fonte: http://6004.csail.mit.edu/currentsemester/tutprobs/pipeline11.gif 14/04/2017 Soluções GrecO

Criando Vetor de Simulação - Especificação File -> New... Other Files -> Vector Waveform File Pclock – count every 10ns (50MHz) OutStream_busy – 1 Preset – 0 nos primeiros 5 pulsos de clock Pdir – 1 nos primeiros 25 pulsos de clock Quando o Pdir for para 0, depois de aproximadamente 50 ciclos, colocar o Pnxt para 1 durante 3 ciclos. Repetir mais duas vezes o Pnxt para 1. O resto dos sinais para 0. 14/04/2017 Soluções GrecO

Vetor de Simulação 14/04/2017 Soluções GrecO

Vetor de Simulação 14/04/2017 Soluções GrecO

Simulação - Timing 14/04/2017 Soluções GrecO

Simulação - Functional 14/04/2017 Soluções GrecO

Explorar Opções de Síntese -> Assignments -> Analysis/Synthesis Settings Opções para a síntese -> Assignments -> Fitter Settings Opções para o Place and Route -> Assignments -> Timing Analysis Settings -> Classic Timing Analysis Settings Restrições temporais Tsu Tco Tpd Th Clock 14/04/2017 Soluções GrecO

Pinagem É necessário mapear as portas do módulo top-level nos pinos do FPGA. No datasheet da placa de prototipação está a relação dos pinos. -> Assignments Editor 14/04/2017 Soluções GrecO

Programação do FPGA Após o Place and Route, o Quartus gera uma bitstream que será usada para configurar os elementos lógicos dentro do FPGA. Arquivo de bitstream: .sof -> Tools -> Programmer Adicionar o .sof e programar o FPGA 14/04/2017 Soluções GrecO

Placa de Prototipação – DE2 Board 14/04/2017 Soluções GrecO

Placa de Prototipação – DE2 Board Manual de Referencia http://www/~mls2/files/Prototipacao/DE2%20Reference%20Manual.pdf Site http://www.altera.com/education/univ/materials/boards/unv-de2-board.html 14/04/2017 Soluções GrecO