Testabilidade Design for Testability (DFT) Guido Araujo Julho 2003.

Apresentação em tema: "Testabilidade Design for Testability (DFT) Guido Araujo Julho 2003."— Transcrição da apresentação:

1 Testabilidade Design for Testability (DFT) Guido Araujo Julho 2003

2 DFT Scan-chain Boundary scan Build-In Self-Test (BIST)
Possibilita ativar uma falha internamente Usa os flip-flops como uma longo registro deslocamento Permite levar um determinado valor a um dado flip-flop Boundary scan Estrutura de scan que permite a ATE acessar o chip Padrão JTAG e variações Build-In Self-Test (BIST) Gerador de teste para minimizar tempo de teste Embutido dentro do CI

3 DFT Scan-chain (9) Boundary scan Build-In Self-Test (BIST)
Possibilita ativar uma falha internamente Usa os flip-flops como uma longo registro deslocamento Permite levar um determinado valor a um dado flip-flop Boundary scan Estrutura de scan que permite a ATE acessar o chip Padrão JTAG e variações Build-In Self-Test (BIST) Gerador de teste para minimizar tempo de teste Embutido dentro do CI

4 DFT Scan-chain Boundary scan Build-In Self-Test (BIST)
Possibilita ativar uma falha internamente Usa os flip-flops como uma longo registro deslocamento Permite levar um determinado valor a um dado flip-flop Boundary scan Estrutura de scan que permite a ATE acessar o chip Padrão JTAG e variações Build-In Self-Test (BIST) Gerador de teste para minimizar tempo de teste Embutido dentro do CI

5 IEEE 1149.1 O que é ? Objetivo Define o que ?
Padrão de DFT para uniformizar o desenvolvimento de testes Nome completo: IEEE Testability Bus Standard Objetivo Facilitar teste integrado de chips e placas Permitir o reuso do teste do chip na placa Define o que ? Um barramento de teste para placas Protocolo de funcionamento do barramento Lógica de controle do chip para interface com o barramento Células de boundary scan para conectar com os pads I/Os do chip

6 IEEE 1149.1 (cont.) Test Data Input Test Mode Signal Test Clock
Test Data Output

7 Boundary Scan Cell Operação Normal mode: IN to OUT
Scan Mode: Sin to Sout Capture Mode: IN to Sout Update Mode: QA to OUT

8 Boundary Scan Cell Operação Normal mode: IN to OUT
Scan Mode: Sin to Sout Capture Mode: IN to Sout Update Mode: QA to OUT

9 Boundary Scan Cell Operação Normal mode: IN to OUT
Scan Mode: Sin to Sout Capture Mode: IN to Sout Update Mode: QA to OUT

10 Boundary Scan Cell Operação Normal mode: IN to OUT
Scan Mode: Sin to Sout Capture Mode: IN to Sout Update Mode: QA to OUT

11 Modo de Teste Externo (EXTEST)
s-a-0

12 Modo de Teste Externo (EXTEST)
s-a-0 1 Scan

13 Modo de Teste Externo (EXTEST)
Update X s-a-0 1 Scan

14 Modo de Teste Externo (EXTEST)
Update Capture X s-a-0 1 Capture

15 Modo de Teste Externo (EXTEST)
TDO Capture/Update Update Capture X s-a-0 1 Capture

16 Modo de Teste Interno (RUNBIST)
X s-a-0

17 Modo de Teste Interno (RUNBIST)
X s-a-0 Capture TDI

18 Modo de Teste Interno (RUNBIST)
X s-a-0 Update Capture TDI

19 Modo de Teste Interno (RUNBIST)
X s-a-0 Update Capture Capture TDI

20 Modo de Teste Interno (RUNBIST)
Capture/Update TDO X s-a-0 Update Capture Capture TDI

21 Modo de Teste Amostragem

22 Modo de Teste Amostragem
Capture Capture Capture

23 Modo de Teste Amostragem
Capture/Update Capture/Update TDO TDO Capture Capture Capture

24 DFT Scan-chain Boundary scan Build-In Self-Test (BIST)
Possibilita ativar uma falha internamente Usa os flip-flops como uma longo registro deslocamento Permite levar um determinado valor a um dado flip-flop Boundary scan Estrutura de scan que permite a ATE acessar o chip Padrão JTAG e variações Build-In Self-Test (BIST) Gerador de teste para minimizar tempo de teste Embutido dentro do CI

25 BIST Built-In Self Test
Circuito interno para geração e validação de testes Reduz o uso intensivo do ATE Pode ser usado para teste de partes difíceis durante produção (ex. Intel x386, 1,8% da área BIST) Usado também para auto-teste no campo

26 Geração de Vetores Exaustivo Pseudo-aleatório
Fornece todos os vetores de teste Impossível p/ n >22, n bits de entrada Pseudo-aleatório Fornece uma sequência de vetores (pseudo)aleatórios Distribuição de 1s e 0s deve ser estudada

27 Pseudo-aleatório Linear Feedback Shift Register (LFSR)
Usado na geração de números pseudo-aleatórios Formado por FFs D, somadores e multiplicadores escalares mod 2, implementa polinômios na base 2 Teoria longa e complexa (não será estudada aqui)  1 + c1 x + c2 x2 + c3 x3 +……

28 Pseudo-aleatório (cont.)
Funcionamento LFSR:

29 Compressão da Saída Compressão da resposta
Objetivo é minimizar tamanho da resposta do CUT Saída comprimida do CUT é chamada de assinatura (S) Compressão é feita por circuito interno ao BIST

30 Compressão da Saída (cont.)
Aspectos gerais Incluído no BIST Não deve afetar desempenho do CUT Para qualquer falha tentar que S(R0) != S(R’) !!! Mascaramento: quando assinatura errada é mesma que a certa Reposta errada é alias da resposta correta Assumir CUT: n entradas 1 saída m vetores de teste r bits dos vetores são 1s

31 Métodos de Compressão One’s count Parity check Signature analysis

32 Ones-count Assinatura (1C) Contagem do número de 1’s na saída R’

33 Ones-count (cont.) Assinatura (1C) Contagem do número de 1’s na saída
S(m,r) = C (m,r) / 2 m

34 Parity-checking Assinatura (PC)
Assinatura é a paridade da cadeia de saída Detecta erros simples e múltiplos de ímpares Não consegue detectar erros múltiplos de pares lim S (m,r) = 1 / 2 = 50%, alta !! m -> grande

35 Signature Analysis LFSR Usado na análise de assinatura
Clock recebe a sequência de bits da saída, e os bits mostrados nas saídas Qs dos FFs formam a assinatura

36 Signature Analysis (cont.)
Vantagens Estrutura do LFSR distribui todas as possíveis cadeias igualmente entre todas as assinaturas Proporção de cadeias erradas é a mesma para cada assinatura S(m,n) é muito baixo no. cadeias/assinatura = 2m / 2n = 2 (m - n) S(m,n) = 2 (m - n) / 2 m ~ 2 –n Considere n = 16 : a probabilidade de ocorrer aliasing é 2 –16 = 0,00001 = 0,001% baixa !!