Escalonamento de Operações de Reconfiguração Dinâmica Mestrado Integrado em Engenharia Eletrotécnica e de Computadores Aluno: Ricardo Ferreira Orientador: João Canas Ferreira Co-orientador: João Paiva Cardoso

Introdução A reconfiguração dinâmica parcial em tempo de execução permite: Otimização de recursos Particionar tarefas grandes em tarefas menores. Aumento de flexibilidade Alterar algoritmos ou protocolos em tempo de execução. Aceleração de computação reconfigurável Tarefas em software de elevado custo computacional podem ser configuradas para executar em hardware. 1 Introdução

Motivação Há uma redução do ganho computacional efetivo devido a overheads de execução: Tempo para a reconfiguração Na ordem de alguns milissegundos; Depende: Da área a configurar; Da largura de banda e ocupação da porta de configuração. Tempo para as transferências de dados Tarefas têm que receber dados de outras tarefas antes de executar; Muitas vezes não considerado noutras investigações. 2 Introdução

Objetivo Desenvolver um modelo de escalonamento O qual visa a redução ou eliminação dos overheads de execução. Resolver o modelo com um programa em C/C++ Simulação orientada a eventos discretos; Utilizando métodos heurísticos e meta-heurísticos para otimização. Validar o modelo numa FPGA Comparação do escalonamento estimado com o real. Explorar o modelo para diversos cenários Avaliar o impacto do escalonamento. 3 Introdução

Arquitetura Alvo 4 Modelo de Escalonamento

Cenários de Otimização 5 Modelo de Escalonamento Pré-configuração de unidades Não otimizado Otimizado

Cenários de Otimização 6 Modelo de Escalonamento Transferências diretas de dados Não otimizado Otimizado

Cenários de Otimização 7 Modelo de Escalonamento Utilização de barramentos dedicados Não otimizado Otimizado

Algoritmo de Escalonamento 8 Implementação do Algoritmo de Escalonamento

Cromossomas e Crossover Implementação do Algoritmo de Escalonamento 9 Progenitor 1Progenitor 2 Filho 1Filho 2

Avaliação Experimental 10 Avaliação Experimental Arquitetura alvo: Implementada numa FPGA Virtex-5 com três URs heterogéneas. Extração dos parâmetros físicos: Tempos de configuração e larguras de banda para as transferências. Emulação das tarefas com módulos genéricos construídos em Verilog; Escalonamento de 2 grafos de tarefas aleatórios com 5 e 6 tarefas; Listas de operações e eventos implementadas no PowerPC através de uma máquina de estados; Cálculo do erro da estimação da ocorrência dos eventos relativamente aos obtidos.

Exploração do Espaço do Projeto Efetuados múltiplos testes com 4 grafos aleatórios, com dimensões variadas. Os grafos foram submetidos ao escalonador com várias opções diferentes: Com ou sem utilização de transferências diretas; Com ou sem utilização de barramentos dedicados; Número de unidades reconfiguráveis disponíveis. Os resultados apresentados de seguida referem-se a um grafo com 14 tarefas e 22 transferências de dados. 11 Exploração do Espaço de Projeto

Utilização de Transferências Diretas 12 Exploração do Espaço de Projeto As transferências diretas reduzem consideravelmente o tempo total de execução dos grafos de tarefas.

Utilização de Barramentos Dedicados 13 Exploração do Espaço de Projeto Os barramentos dedicados permitem eliminar melhor os overheads, reduzindo os tempos totais de execução dos grafos de tarefas.

Impacto do Número de Unidades Reconfiguráveis Disponíveis 14 Exploração do Espaço de Projeto Os ganhos de rapidez com o aumento de unidades reconfiguráveis são calculados com referência ao tempo total de execução com apenas uma unidade.

Aumento da Densidade Computacional 15 Exploração do Espaço de Projeto Entende-se por densidade computacional, a taxa de utilização de cada unidade para a execução de tarefas face ao tempo para configuração ou de inatividade.

Distribuição da Carga Computacional 16 Exploração do Espaço de Projeto A disponibilização de mais unidades permite a distribuição da taxa de utilização das mesmas.

Sistema de Apoio à Decisão 17 Exploração do Espaço de Projeto

Conclusões Os modelo foi validado através da implementação numa FPGA Virtex-5, tendo sido obtidos erros abaixo de 1%; Foram observados ganhos de rapidez até 2 vezes, face à eliminação de algumas otimizações, e aumentos e distribuição de densidade de carga computacional; O escalonador pode ser inserido num sistema de apoio à decisão de forma a reduzir o tempo para o mercado. 18 Conclusões e Trabalho Futuro Trabalho Futuro Aplicar o escalonador em casos de estudo; E.g.: Navegação estéreo Introduzir o escalonamento de tarefas em software; Avaliar o impacto da quantidade de dados a processar por tarefa.