Conversão Analógico-Digital e Digital-Analógico

Conversão A/D

“aliasing” ts este tempo tem que ser judiciosamente escolhido !

Critério de Nyquist Um sinal analógico com largura de banda de fA tem que ser amostrado a uma frequência: fS > 2.fA para não perder informação Se fS < 2.fA ocorre um fenómeno denominado “aliasing”

10 kHz 4 kHz 20 kHz fS  2 x ? A D

fS = 4 x fA fS = 8 x fA

Amostragem Quantização ADCFS máximo = 10 V 8 bits  28 valores 256 valores (Resolução – Q)

Erro na passagem de Analógico (contínuo – ’s valores) para Digital (discreto – valores finitos) “Full Scale” (11), a 3/4 e não a 4/4 Saída Saída ideal (N =  ) 11 10 01 00 1/4 2/4 3/4 Entrada (VIN) 00 01 10 11 1,25V 2,5V 3,75V 5V Vref Vin Erro de quantização = 1 LSB

c/ offset 11 10 01 00 1/4 2/4 3/4 4/4 Saída Entrada (VIN) 00 01 10 11 Erro de quantização = 1/2 LSB Nota: se a entrada analógica é variável, o erro de quantização dá origem a um ruído, na saída

00 01 10 11 00...00 1,25 V 76 mV Saída VIN 5 VIN Saída 5 4 bits 00...00 VIN Saída 5 1,25 V 76 mV 4 bits 312,5 mV 8 bits 19,53 mV 12 bits 1,22 mV 16 bits 76,29 mV

Amostragem–Retenção (S&H) Erros na conversão A/D Início conversão Fim conversão tconv Amostragem–Retenção (S&H) S/H A D 000 0001 tconv Início conversão Fim conversão

S&H Vi Vo amostragem retenção Vi Vo tempo C “leakage” “droop” tempo de aquisição

Variação de C Vi Vo C  “droop” menor; mais lento ! C  mais rápido; “droop” maior

ENOB (Effective Number Of Bits) Para um sinal sinusoidal: SNR = (6.02N + 1.76) dB c/ N = resolução Conversor 12 bits – SNR = 74 dB (6,02x12+1,76) = 74 resolvendo para N: N = (SNR – 1.76)/6.02 características do SAD ENOB = (SNRactual – 1.76)/6.02 ENOB dá o nº de bits correspondente a uma conversão ideal ADC 7870 (Analog Devices) de 12 bits – SNR = 72 dB [11,67 bits] MAX 1207 (Maxim) de 12 bits – SNR = 68,5 dB [11,08 bits] NAD 12xx (Nordic Semiconduct) de 12 bits – SNR = 67 dB [10,84 bits]

Tecnologias de conversão A/D

Rampa em escada simples Conversão A/D Rampa em escada simples saída do AND saída do DAC vi + _ vi comparador Gerador de relógio 7 segmentos A D V referência Impedância de entrada elevada (quando se atinge a compensação) Precisão depende da estabilidade e da precisão da tensão de referência e do conversor A/D (a frequência do relógio não tem influência no resultado. O sistema mede o valor instantâneo da tensão de entrada, no momento em que a compensação é atingida – leva a leituras instáveis, quando a tensão de entrada não é uma Vcc pura Enquanto a compensação não é atingida, a impedância de entrada é reduzida (má precisão)  

Conversão A/D Rampa linear simples vi vr “Buffer” vi 7 segmentos saída do comparador relógio 17 impulsos 1 Impulsos “passados” + _ vi Gerador de rampa Comparador de relógio “Buffer” 7 segmentos

Conversão A/D Dupla rampa linear vo vi vo saída do detector relógio controle do integrador dupla rampa (integrador) declive  Vi t1 t2 Carga do condensador (através de Vi) Descarga do Medição do tempo saída do AND + _ vi Integrador detector Gerador de relógio 7 segmentos divisor frequência vo Fonte de corrente constante Vref vi lógica de controle carga descarga + (polaridade inversa de vi) Precisão elevada – apenas tem uma fonte de erro – tensão de referência CMRR mais elevado 

“Flash” (comparação paralela) Conversão A/D “Flash” (comparação paralela) + - +Vcc Vi

Aproximações sucessivas Conversão A/D vi 1 fundo escala Aproximações sucessivas + _ vi comparador Gerador de relógio 7 segmentos A D V referência Exemplo para uma tensão Vi = 0,727 V, com Vref = 1 V: semelhantes à escada simples Mais rápido (passos têm maior amplitude)  

Processa amostra N+1 em paralelo com amostra N Conversão A/D “pipelined” SH1 ADC grosso DAC – SH2 ADC fino LSB atraso MSB Amostra N+1 Amostra N Amostra N+2 Amostra N+1 mais rápido, pois: Processa amostra N+1 em paralelo com amostra N Menos bits para converter, nos ADC

Conversão A/D S-D vo = vin – v1-bit vin = Vref S + + S Vref  vin Soma a diferença, ao valor da anterior integração vo = vin – v1-bit polaridade do erro (acima ou abaixo de vin) ADC de 1 bit vin + – + – S = ? 1 se v  0 V 0 se v < 0 V 1 bit DAC +Vref se 1 –Vref se 0 Vref Vref  vin N-2 N-1 N N+1 N+2 N+3 S

e assim, sucessivamente ... Conversão A/D S-D Alguns ciclos depois ... 1 1 1 1 1 1 . . . + – 1 bit DAC S = ? vin Vref + – 1 bit DAC S = ? vin Vref 5 V 5 V 10,5 –0,5 –0,5 5 –0,5 10,0 4 4,5 3 3,5 9,5 0,0 5 1 1 1 se v  0 V 0 se v < 0 V +Vref se 1 –Vref se 0 –5,5 5,5 5,5 5,5 V 5,5 V e assim, sucessivamente ...

O papel do filtro digital é determinar um nº digital Conversão A/D S-D + – 1 bit DAC S = ? vin Vref O papel do filtro digital é determinar um nº digital proporcional ao nº de “1’s” provenientes do comparador

Conversão A/D S-D 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 . . . 1’s – 35 0’s – 2 37 4,9054 V –5,5 V +5,5 V 0 V 10,4054 V 94,6% x [5,5-(-5,5)] = 10,4054 V

resolução 24 S-D SAR 16 Pipelined 8 Flash Amostras/s 100 1k 10k 100k 1G

Conversão D/A Amplificador soma R–2R This approach is not satisfactory for a large number of bits because it requires too much precision in the summing resistors R–2R

Conversão D/A Rede R-2R

Conversão D/A 1 0 1 0 0 1 0 1 RF MSB R 2R 4R 8R 16R 32R 64R 128R LSB “1” “0” 1 0 1 0 0 1 0 1