Concepção de Circuitos Integrados Portas Lógicas

Tópicos abordados neste capítulo: Introdução – Lógica com Chaves Portas Lógicas nMOS Portas Lógicas nMOS: problema! Portas Lógicas CMOS Portas Lógicas com Chaves nMOS Portas Lógicas com Chaves nMOS: problema! Portas Lógicas com Chaves CMOS Portas Lógicas: otimização

Introdução – Lógica com Chaves Transistores podem ser vistos como uma chave controlada pelo sinal da grade Uma chave NMOS fecha quando o sinal de controle for VCC (1 lógico) A B F = E se A e B E F A F = E se A ou B E F B OBS: o transistor NMOS passa um 0 forte e um 1 fraco

Introdução – Lógica com Chaves Uma chave PMOS fecha quando o sinal de controle for VSS (0 lógico) A B F = E se A e B = A ou B = A + B E F A F = E se A ou B = A e B = A . B E F B OBS: o transistor PMOS passa um 0 fraco e um 1 forte

Portas Lógicas nMOS INVERSOR nMOS S = E Vcc E S S E • Equação: • Esquema Elétrico nMOS: S = E Vcc Esquema Lógico Transistor N de depleção E S 1 S 1 E E saída 0 1 1 0 Transistor N V Terra

Portas Lógicas nMOS Porta NAND nMOS Vcc S = A . B S S A B Esquema Elétrico nMOS: Equação Lógica: Vcc S = A . B Esquema Lógico : S A B S A B A B saída 0 0 1 0 1 1 1 0 1 1 1 0 Terra

Portas Lógicas nMOS Porta NOR nMOS S = A + B S S • Esquema Elétrico nMOS: Equação: S = A + B VCC Esquema Lógico: A B S S A B A B saída 0 0 1 0 1 0 1 0 0 1 1 0 terra

Portas Lógicas nMOS: problema! - Consumo de corrente (portanto, potência) elevado. - Custo de produção mais elevado devido ao acréscimo de etapas adicionais no processo de fabricação.

Portas Lógicas CMOS Circuitos CMOS Estáticos • Exceto durante o período de transição, a saída de uma porta CMOS estática está ligada a VDD ou VSS (Massa) através de um caminho com baixa resistividade. OBS: Isto faz com que uma porta CMOS estática consuma muito menos que uma porta NMOS. • A saída de uma porta CMOS assume sempre o valor da função booleana implementada pelo circuito (ignorando novamente os efeitos de transição durante o período de chaveamento). • O colocado acima difere da classe de circuitos dinâmicos, que baseia-se no armazenamento temporário de valores de sinais em capacitâncias de nodos do circuito com alta impedância.

Portas Lógicas CMOS Circuitos CMOS Estáticos = VDD De Morgan: A + B = A . B E1 E2 E3 pull up Somente PMOS S = f (E1,E2,E3) = E1 E2 E3 pull down Somente NMOS AND = NAND + INV VSS As redes PUP (pull up) e PDN (pull down) são duais.

Portas Lógicas CMOS INVERSOR CMOS S = E Vcc E S S E • Equação: • Esquema Elétrico CMOS: S = E Vcc Esquema Lógico V Transistor P E S 1 S 1 E Transistor N V Terra

Portas Lógicas CMOS Porta NAND CMOS S = A . B S A S B Esquema Elétrico: Equação Lógica: Vcc S = A . B S Esquema Lógico : A A B S B Terra

Portas Lógicas CMOS Porta NOR CMOS S = A + B S • Esquema Elétrico CMOS: Equação: VCC S = A + B Esquema Lógico: A B S A S B terra

Portas Lógicas CMOS Porta NAND CMOS S S S terra A B C D VDD VDD A B C

Portas Lógicas CMOS Portas CMOS Complexas SCCG (Static CMOS Complex Gate) VCC C Exemplo: A B D S C D B A S S = A + ( B .(C+D)) A B C D A lógica da porta é definida pelos transistores de pull down. terra

Portas Lógicas CMOS Portas CMOS Complexas SCCG (Static CMOS Complex Gate) Exercícios: Apresente o esquemático ao nível de transistores para os circuitos abaixo.

Portas Lógicas com Chaves nMOS B E1 E1 Rede de chaves NMOS E2 A’ G F A G F B E2 B’ C D - Transistores N - Sem consumo estático - Vg alto varia em função da lógica - Buffer regenera o sinal

Portas Lógicas com Chaves nMOS: problema! E=5v C=5v CL F Mn M1 M2 C=5v i E=5v F CL - VF não consegue atingir 5V, mas 5V -VTn - VF = 3,5 V devido ao efeito de corpo (boddy effect) - Tensão na entrada do inversor não e’ suficiente para desligar o transistor PMOS - “Perda de tensão” causa consumo estático de potência e diminui margem de ruído ~

Portas Lógicas com Chaves CMOS Símbolos: C C = 5 V E F F E C E F CL C = 0 V OBS: o transistor PMOS passa um 0 fraco e um 1 forte o transistor NMOS passa um 0 forte e um 1 fraco Req de uma chave CMOS: cerca de 10 KΩ Desvantagem: temos que ter C e C

Portas Lógicas com Chaves CMOS Multiplexador de 2 entradas S S S VDD VDD A M2 F F S B M1 S S S A B

Portas Lógicas com Chaves CMOS XNOR e XOR XOR realizado com transistores de passagem Z B XNOR realizado com portas lógicas A B B M2 Z A M3 A M1 M4 B B

Portas Lógicas: otimização Restruturação lógica para redução do fan-in redução do atraso da porta