BARRAMENTO CPU - MEMORIA ARQUITETURA DE COMPUTADORES BARRAMENTO CPU - MEMORIA BARRAMENTO DE ENDEREÇO BARRAMENTO DE DADOS BARRAMENTO DE CONTROLE MEMRD MEMWR

SINAL ADICIONAL NO BARRAMENTO DE CONTROLE ARQUITETURA DE COMPUTADORES SINAL ADICIONAL NO BARRAMENTO DE CONTROLE ESPERA (WAIT, READY)

SINAL ADICIONAL NO BARRAMENTO DE CONTROLE ARQUITETURA DE COMPUTADORES SINAL ADICIONAL NO BARRAMENTO DE CONTROLE E0 E1 E2 E3 CLK B.END. MEMRD B.DADOS TAC:TEMPO DE ACESSO A MEMORIA TR:TEMPO DE RESPOSTA DA MEMORIA TAC < TR A MEMORIA NÃO PODE SER USADA

SINAL ADICIONAL NO BARRAMENTO DE CONTROLE ARQUITETURA DE COMPUTADORES SINAL ADICIONAL NO BARRAMENTO DE CONTROLE E0 E1 E2 E3 CLK B.END. MEMRD B.DADOS TAC:TEMPO DE ACESSO A MEMORIA TR:TEMPO DE RESPOSTA DA MEMORIA TAC >TR A MEMORIA PODE SER USADA

SINAL DE #WAIT (READY) BARRAMENTO DE CONTROLE ARQUITETURA DE COMPUTADORES SINAL DE #WAIT (READY) BARRAMENTO DE CONTROLE ESTADO B0 B1 B2 B3 B4 C. DE CONEX. REND <- PC , T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU IR <- RDADOS C. DE OPER. --------- INC (T1) -------- INC(T1) ------------ C. S. C. RD #RD #WAIT=0 #WAIT=1 #WAIT B1 B2

SINAL DE #WAIT (READY) CONTROLE EXTERNO ARQUITETURA DE COMPUTADORES SINAL DE #WAIT (READY) CONTROLE EXTERNO MEMWR OR MEMRD #WAIT TEMPORIZADOR MONOESTAVEL OU CONTADOR

SINAL DE #WAIT (READY) CONTROLE INTERNO ARQUITETURA DE COMPUTADORES SINAL DE #WAIT (READY) CONTROLE INTERNO OR INV #WAIT SEQUENCIADOR OR MEMORIA RENDUC C.COM.|C.OPER.|C.S.C.|C.PROX.END. END. B0 O B0 IR MODIFICADOR 1 END B1 2 MUX1|MUX0|#+1/+2|0/1 B2 3 +1 CIN 0000000.....1 DADO COMP FC CLK

DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA ARQUITETURA DE COMPUTADORES DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA ESTADO B0 B1 B2 B3 B4 C. DE CONEX. REND <- PC , T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU IR <- RDADOS ------------------- C. DE OPER. --------- INC (T1) -------- INC(T1) ------------ C. S. C. RD #RD C. PROX END MUX1| MUX0 |#+1/+2|0/1 1 0 0 X 1 0 1 0 0 0 X 0 1 0 0 FC=1 FC=0 B5 B4 B0 B1 B1W B2 B3 CLK B.END. MEMRD B.DADOS 7 TCLK #WAIT

SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE ARQUITETURA DE COMPUTADORES SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE AO MESMO TEMPO NÃO!! CONTROLADOR DE DISCO

ARQUITETURA DE COMPUTADORES SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE (HOLD/HLDA) ( BUSREQ/BUSACK) MEMORIA ALTA IMPEDANCIA CPU HOLD CONTROLADOR HLDA

ARQUITETURA DE COMPUTADORES SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE (HOLD/HLDA) ( BUSREQ/BUSACK) MEMORIA ALTA IMPEDANCIA CPU HOLD CONTROLADOR HLDA

SINAIS DE HOLD/HLDA CONTROLE INTERNO ARQUITETURA DE COMPUTADORES SINAIS DE HOLD/HLDA CONTROLE INTERNO HOLD AND OR OR SEQUENCIADOR D Q CLK HLDA INV #WAIT OR RENDUC C.COM.|C.OPER.|C.S.C.|C.PROX.END. MEMORIA END. B0 O B0 IR MODIFICADOR 1 END B1 2 MUX1|MUX0|#+1/+2|0/1| HHOLD B2 3 +1 CIN 0000000.....1 DADO COMP FC CLK

DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA ARQUITETURA DE COMPUTADORES DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA ESTADO B0 B1 B2 B3 B4 C. DE CONEX. REND <- PC , T1 <-PCL PCL <- SALU, FC <- COUT T1 <- PCH PCH <- SALU IR <- RDADOS ------------------- C. DE OPER. --------- INC (T1) -------- INC(T1) ------------ C. S. C. RD #RD C. PROX END MUX1| MUX0 |#+1/+2|0/1|HHOLD 1 0 0 X 0 1 0 1 0 0 0 0 X 1 0 1 0 0 0 FC=1 FC=0 B5 B0 B1 B2 B3 B4 B4H CLK B.END. MEMRD B.DADOS HOLD HLDA

SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE ARQUITETURA DE COMPUTADORES SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE CPU MEMORIA RESET 3S OE CLK MEMRD MEMWR HLDA HOLD #WAIT BARRAMENTO DE CONTROLE

EXERCICIO 6 ARQUITETURA DE COMPUTADORES PROJETE UM CIRCUITO QUE GERE UM ÚNICO PERIODO DE WAIT-STATE(USO OBRIGATORIO DE FF`s D COM PRESET E CLEAR) E GATES. USEO CONTADOR DOWN ABAIXO DE MODO QUE SEJA INTRODUZIDO 2 PERIODOS DE WAIT-STATE. EN / LOAD D3 D2 D1 D0 CLK RESET Q3 Q2 Q1 Q0 EN / LOAD CARREGA CONTADOR 1 HABILITA CONTAGEM 0 DESABILITA CONTAGEM

EXERCICIO 6 ARQUITETURA DE COMPUTADORES 3. COMPLETE O CIRCUITO ABAIXO DE MODO A COMPATIBILIZAR A MEMORIA COM A CPU DE MODO MAIS EFICIENTE. OBS: NÃO É PERMITIDO O USO DE MONOESTAVEIS EM CASCATA MEM1 TAC = 45NS #CS MONO1 TP = 27NS CLK #Q MEM2 TAC = 65NS #CS MONO2 TP = 17NS CLK #Q #WAIT CLK MEM3 TAC = 81NS #CS MONO3 TP = 100NS CLK #Q CPU FCLK =40MHZ CLK

EXERCICIO 6 ARQUITETURA DE COMPUTADORES 4. O DIAGRAMA DE TEMPO ESTÁ CORRETO? B4 B0 B1 B1W B2 B3 CLK B.END. MEMRD B.DADOS #WAIT HOLD HLDA

EXERCICIO 6 ARQUITETURA DE COMPUTADORES 5. O DIAGRAMA DE TEMPO ESTÁ CORRETO? B2 B3 B4 B4H B0 B1 CLK B.END. MEMRD B.DADOS #WAIT HOLD HLDA

EXERCICIO 6 ARQUITETURA DE COMPUTADORES 6. O DIAGRAMA DE TEMPO ESTÁ CORRETO? B4 B0 B1 B2 B3 CLK B.END. MEMRD B.DADOS #WAIT HOLD HLDA

EXERCICIO 6 ARQUITETURA DE COMPUTADORES 7. O DIAGRAMA DE TEMPO ESTÁ CORRETO? B2 B3 B4 B4H B0 B1 CLK B.END. MEMRD B.DADOS #WAIT HOLD HLDA

EXERCICIO 6 ARQUITETURA DE COMPUTADORES 8. A CPU EXAMINA O SINAL DE HOLD APÓS CADA ACESSO A MEMORIA DE PROGRAMA. SE ELE ESTIVER ATIVADO A CPU LIBERA O BARRAMENTO DE MEMORIA E FICA REPETINDO UM ESTADO, FAÇA AS MODIFICAÇÕES NECESSARIAS DE MODO QUE SE HOUVER UM PEDIDO DE HOLD E A CPU NÃO ESTIVER ACESSANDO A MEMORIA DE PROGRAMA, ELA LIBERA A MEMORIA E CONTINUA O SEU PROCESSAMENTO INTERNO E SÓ PÁRA (REPETINDO UM ESTADO) SE PRECISAR ACESSAR A MEMORIA.

INSTRUÇÕES PARA A CPU PROJETADA PROJETADA ARQUITETURA DE COMPUTADORES 16 R.END PROJETADA B.END PC DC SP A B MEMORIA 8 B.DADOS R.DADOS PROJETADA UNID. DE INTERFACE RA VI IR T1 T2 REG´s FC ALU CONTR. CONEXÃO 16 BITS RD UNID. DE CONTROLE 8 BITS WR 1 BIT

APLICAÇÃO – TRANSFORMAÇÃO GRAFICA ARQUITETURA DE COMPUTADORES APLICAÇÃO – TRANSFORMAÇÃO GRAFICA 3 0 2 1 1 0 3 6 5 6 1 2 1 2 3 2 2 6 5 4 3 2 1 2 1 MEM MT O400 3 0401 0 0402 2 0403 1 0404 1 0405 0 1 1 2 1 2 3 4 5 O500 1 0501 2 0502 3 0503 2

INSTRUÇÕES NECESSÁRIAS ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS O400 3 0401 0 0402 2 0403 1 0404 1 0405 0 CPU 0400 DC O500 1 0501 2 0502 3 0503 2 INSTRUÇÃO MOV DC NH NL MEM COD. BINARIO 21H ARBITRADO

INSTRUÇÕES NECESSÁRIAS ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS O400 3 0401 0 0402 2 0403 1 0404 1 0405 0 CPU A B O500 1 0501 2 0502 3 0503 2 INSTRUÇÃO MOV B , (DC) INSTRUÇÃO MOV A , (DC) MEM COD. BINARIO 23H COD. BINARIO 22H

INSTRUÇÕES NECESSÁRIAS ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS O400 3 0401 0 0402 2 0403 1 0404 1 0405 0 CPU +1 DC O500 1 0501 2 0502 3 0503 2 INSTRUÇÃO INC DC MEM COD. BINARIO 24H

INSTRUÇÕES NECESSÁRIAS ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS CPU A B INSTRUÇÃO MUL A , B A <- A x B CONTEUDO DE A E B < 16 COD. BINARIO 25H

INSTRUÇÕES NECESSÁRIAS ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS CPU A B INSTRUÇÃO ADD A , B A <- A + B COD. BINARIO 26H

INSTRUÇÕES NECESSÁRIAS ARQUITETURA DE COMPUTADORES INSTRUÇÕES NECESSÁRIAS O400 - 0401 0 0402 2 0403 1 0404 1 0405 0 CPU A B O500 1 0501 2 0502 3 0503 2 INSTRUÇÃO MOV (DC) , (B INSTRUÇÃO MOV (DC) , A MEM COD. BINARIO 28H COD. BINARIO 27H

FLAG`S DE STATUS ADICIONAIS ARQUITETURA DE COMPUTADORES FLAG`S DE STATUS ADICIONAIS D Q CLK D Q CLK D Q CLK ZERO OVERF PARID

TAREFA DO PROJETISTA DA CPU ARQUITETURA DE COMPUTADORES TAREFA DO PROJETISTA DA CPU MICROPROGRAMAS DE EXECUÇÃO DAS INSTRUÇÕES ALGORITMO DE MULTIPLICAÇÃO Z = X .Y Z = X . Σ(YI.2I) Z = Σ (XYI.2I)

TAREFA DO USUARIO DA CPU ARQUITETURA DE COMPUTADORES TAREFA DO USUARIO DA CPU PROGRAMA DE TRANSFORMAÇÃO

EXERCICIO 7 ARQUITETURA DE COMPUTADORES PROJETISTA DEVE PREENCHER A TABELA ABAIXO | CONEXÃO | OPERAÇÃO |RD| WR |PROXIMO ENDEREÇO E0 |

EXERCICIO 7 ARQUITETURA DE COMPUTADORES USUARIO DEVE PREENCHER A TABELA ABAIXO END(H)|CONTEUDO| PROGRAMA EM ASSEMBLY 0100 | |