Projeto BrazilIP Gerente: Cristiano Araújo Coordenadora: Edna Barros
Informações Gerais Equipe: –Marília Lima (Gerente - DTI) –André Aziz (IC) –Bruno Prado (IC) –Francielle Santos (IC) –João Bione (IC) –Patrícia Lira (IC) –Vítor Schwambach (IC) Colaboração: –Abner Barros Coordenação: –Edna Natividade da Silva Barros Linha de Pesquisa: –Desenvolvimento de IP’s; –Metodologias de Desenvolvimento;
Motivação IP-core Demanda por produtos sofisticados e potentes Alta capacidade de integração em silício –Tecnologia suporta projetos de SoCs –Implementação de SoCs baseadas em IP cores –Potencial de Mercado Brasil
O Problema Disponibilizar IP de qualidade para o mercado Várias áreas de atuação IP-core functionalities definition RTL Implementation Functional Verification Synthesis and Prototyping IP-core distribution Componente reusável: –portabilidade –configurabilidade –Interface padrão –documentação
Objetivos Treinamento de especialistas em projetos de IP Cores Definição de uma metodologia de projeto de IP Cores Disponibilização de um IP Core do microcontrolador 8051
Abordagem As fases
Abordagem IPProcess As disciplinas
Abordagem - IPProcess Fases X Disciplinas Requirements
Abordagem Testes Layout Fabricação
Recursos Utilizados As fases
Resultados Processo de desenvolvimento modelado através de 14 diagramas (aspectos estáticos e dinâmicos) Definição de 4 fases e 5 disciplinas –24 atividades, 19 artefatos e 8 papéis Criação de 8 templates e 6 tutorias Automação de simulação, testes de regressão e prototipação usando scripts
Resultados Website com toda informação do processo e definições
Resultados
Architecture ComponentSystemC RTL% Bus1.2314,31 CPU ,75 Interrupt Manager9143,2 IO Ports1.6505,78 OCP-IP Interface2.5957,09 Timer1.1694,09 USART2.5957,09 RAM1.1494,02 ROM3521, *6782,37 Total % *Top of the hierarch, instantiate the others components
Resultados Architecture ComponentVerification (SystemC)Test CasesBugs Detecteds Bus000 CPU29 programs Interrupt Manager IO Ports OCP-IP Interface Timer USART RAM*000 ROM* **29 programs00 Total * Memory blocks from CoreGenerator, Xilinx ** Top of the hierarch, instantiate the others components
Resultados Available*UsedUsed% Slice Flip-Flop % 4-input LUTs % * FPGA Xilinx? XC2V1000-4FG456C