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PublicouBreno Couto Alterado mais de 9 anos atrás
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1 Arquitectura de (μ)processadores Memória
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2 Sabemos que: –um sistema multiprocessador é aquele que partilha a RAM –as ligações entre os processadores podem implicar tempos de acesso: uniformes (UMA) não uniformes (NUMA)
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3 Memória Os multiprocessadores NUMA - existe um único espaço de endereçamento, visível a todos os processadores - o acesso a memória remota é mais lento que a memória local E sabemos que há memória de vários tipos, como vimos na AulaT5
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4 The SPARCstation 20 (lembram-se?) Memory Controller SIMM Bus Memory SIMMs Slot 1 MBus Slot 0 MBus MSBI Slot 1 SBus Slot 0 SBus Slot 3 SBus Slot 2 SBus Mbus: Processor/Mem Bus SECMACIO Disk Tape SCSI Bus SBus Keyboard & Mouse Floppy Disk External Bus
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5 Processor and Caches SPARCstation 20 Slot 1 MBus Slot 0 MBus MBus Module External Cache DatapathRegisters Internal Cache Control Processor
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6 Memory SPARCstation 20 Memory Controller Memory SIMM Bus SIMM Slot 0SIMM Slot 1SIMM Slot 2SIMM Slot 3SIMM Slot 4SIMM Slot 5SIMM Slot 6SIMM Slot 7 DRAM SIMM DRAM
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7 Memória E isto é designado por: Hierarquia de memória ===> < Custo > Capacidade > Velocidade
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8 Memória E essa hieraquia tem implicações no desempenho dos sistemas? R: Vejamos o resultado do desempenho do Linpack entre um Pentium 4 e um Athlon XP
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9 Fonte (http://techreport.com/reviews/2001q4/athlonxp/index.x?pg=6)
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10 Memória Vejamos então um relato de Dezembro de 2003 sobre estratégias de gestão de energia em servidores comerciais (Fonte: http://www.research.ibm.com/people/l/lefurgy/Publications/computer2003.pdf)
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12 Memória Small: um MCM simples (4 proc.s), com cache L3 de 128Mbyte e 16Gbyte de memória. Large: dois MCM duplos (16 proc.s), com cache L3 de 256Mbyte e 128Gbyte de memória. 19% 41%
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13 Memória Se soubermos qual a carga imposta ao sistema, podem ser usadas estratégias de gestão de energia.
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14 Memória No que respeita à memória, é referido: –Escolher modos de baixo consumo; –Distribuir os dados –Escolher estratégia de interleaving –Compressão de memória –Minimizar tráfego para manter a coerência de cache
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