Revisão do Quartus II e Ferramentas de Simulação

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1 Revisão do Quartus II e Ferramentas de Simulação
SystemC and OO-Synthesis Revisão do Quartus II e Ferramentas de Simulação Prototipação de Circuitos Intergrados - Monitoria - Aula 1 Marcelo Lucena – Tobias Oppold

2 Roteiro Criar um projeto com o verilog fornecido.
Realizar síntese lógica. Analisar resultados. Restrições de síntese. Criar vetores de teste. Simular gate-level. Explorar opções de síntese. Pinagem. Programar FPGA. 14/04/2017 Soluções GrecO

3 Criando um projeto do Quartus II
-> File -> New Project Wizard 14/04/2017 Soluções GrecO

4 Selecionar Nome do Projeto e Entidade Top-level
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5 Adicionando Arquivos de Projeto
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6 Selecionando Dispositivo
Cyclone II EP2C35F672C6 14/04/2017 Soluções GrecO

7 Realizando a Síntese 14/04/2017 Soluções GrecO

8 Analisando Resultados da Síntese – Flow Summary
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9 Analisando Resultados da Síntese – Timing Analyzer
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10 Requisitos de Tempo do Módulo
Setup Time – Tsu Hold Time – Th Clock to Output Delay – Tco Atraso de Propagação - Tpd 14/04/2017 Soluções GrecO

11 Setup Time – Hold Time Fonte: 14/04/2017 Soluções GrecO

12 Clock to Output Fonte: 14/04/2017 Soluções GrecO

13 Atraso de Propagação Fonte: 14/04/2017 Soluções GrecO

14 Criando Vetor de Simulação - Especificação
File -> New... Other Files -> Vector Waveform File Pclock – count every 10ns (50MHz) OutStream_busy – 1 Preset – 0 nos primeiros 5 pulsos de clock Pdir – 1 nos primeiros 25 pulsos de clock Quando o Pdir for para 0, depois de aproximadamente 50 ciclos, colocar o Pnxt para 1 durante 3 ciclos. Repetir mais duas vezes o Pnxt para 1. O resto dos sinais para 0. 14/04/2017 Soluções GrecO

15 Vetor de Simulação 14/04/2017 Soluções GrecO

16 Vetor de Simulação 14/04/2017 Soluções GrecO

17 Simulação - Timing 14/04/2017 Soluções GrecO

18 Simulação - Functional
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19 Explorar Opções de Síntese
-> Assignments -> Analysis/Synthesis Settings Opções para a síntese -> Assignments -> Fitter Settings Opções para o Place and Route -> Assignments -> Timing Analysis Settings -> Classic Timing Analysis Settings Restrições temporais Tsu Tco Tpd Th Clock 14/04/2017 Soluções GrecO

20 Pinagem É necessário mapear as portas do módulo top-level nos pinos do FPGA. No datasheet da placa de prototipação está a relação dos pinos. -> Assignments Editor 14/04/2017 Soluções GrecO

21 Programação do FPGA Após o Place and Route, o Quartus gera uma bitstream que será usada para configurar os elementos lógicos dentro do FPGA. Arquivo de bitstream: .sof -> Tools -> Programmer Adicionar o .sof e programar o FPGA 14/04/2017 Soluções GrecO

22 Placa de Prototipação – DE2 Board
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23 Placa de Prototipação – DE2 Board
Manual de Referencia Site 14/04/2017 Soluções GrecO