Gustavo Vieira Pereira A New FPGA for DSP Applications Integrating BIST Capabilities Gustavo Vieira Pereira Universidade Federal do Rio Grande do Sul Instituto de Informática - Porto Alegre - RS - Brasil e-mail: gvpereira@inf.ufrgs.br

BiFi-FPGA Continuando...

BiFi-FPGA Outline Descrição VHDL Validação da Arquitetura Implementação de um bloco básico Descrição do bloco básico implementado Implementação de um circuito de aplicação alvo Descrição do circuito de aplicação alvo implementado Simulações funcionais Conclusões

BiFi-FPGA Descrição VHDL Para modelagem da arquitetura utilizou-se a linguagem VHDL(Very-High Speed Integrated Circuit Hardware Description Language); O projeto foi ordenado de forma estrutural, com módulos parametrizáveis.

BiFi-FPGA Validação da Arquitetura Como primeira etapa de validação, foi implementado e simulado um bloco básico (comparador) necessário nas aplicações DSP e BIST; Após o mapeamento e simulação funcional desse bloco, iniciou-se a implementação de um circuito de aplicação alvo (multiplicador) utilizando as células do BiFi-FPGA.

BiFi-FPGA Validação da Arquitetura Visto que a célula manipula um conjunto de 4 bits, quando se deseja implementar uma parte operativa maior, será necessário fazer o cascateamento destas células.

BiFi-FPGA Implementação do Bloco Básico Comparador 8 bits

BiFi-FPGA Descrição do Bloco Básico Comparador 8 bits Um comparador de 8 bits é implementado utilizando-se a função XOR bit a bit da ULA; Os operando a serem comparados devem ser fornecidos pelas entrada inA e inB; A saída Zout fornecerá 1(um lógico) quando os operadores forem iguais ou 0(zero lógico) se eles forem diferentes.

BiFi-FPGA Simulações Funcionais

BiFi-FPGA Implementação do Circuito Alvo Multiplicador Embora seja necessário um operador de multiplicação, decidiu-se não implementar esse operador diretamente na célula, visto que este tipo de estrutura consome muita área. Outra decisão tomada foi quanto ao formato dos operandos, decidindo-se que o multiplicador deveria ser capaz de trabalhar com números com sinal (complemento de dois).

BiFi-FPGA Implementação do Circuito Alvo Multiplicador Com o objetivo de não se fazer modificações na arquitetura do BiFi-FPGA, decidiu-se que as multiplicações seriam feitas através de soma de produtos parciais de um dos operandos; Além disto, decidiu-se que seria utilizada uma lógica adicional para se fazer o devido ajuste de sinal quando necessário.

BiFi-FPGA Implementação do Circuito Alvo Multiplicador Serial 8x8

BiFi-FPGA Descrição do Circuito Alvo Multiplicador Serial 8x8 Para sua implementação, utiliza-se duas células mais uma máquina de estados para gerar os sinais de controle apropriados; O resultado da multiplicação é obtido após n+1 pulsos de relógio, onde n é o número de bits do operando multiplicador; No primeiro pulso, o operando multiplicador é colocado na entrada inB e o ShifterRegLFSR é carregado com esse operando.

BiFi-FPGA Descrição do Circuito Alvo Multiplicador Serial 8x8 Nos seguintes pulsos, o multiplicando é colocado na entrada inB e após n pulsos de relógio, obtém-se o resultado; A parte alta do resultado é armazenada no RegOut e a parte baixa no ShifterRegLFSR.

BiFi-FPGA Simulações Funcionais

BiFi-FPGA Conclusões Os resultados obtidos através da simulação do bloco básico e do circuito alvo destinados à aplicações em DSP e BIST foram bastante satisfatórios; Nenhum estudo referente à estimativa de redução de área utilizando-se o BiFi-FPGA foi desenvolvido até o presente momento;

BiFi-FPGA Conclusões É importante salientar que para este trabalho foi feito um estudo superficial de várias áreas: processamento digital de sinais, teste de hardware e projeto de arquiteturas reconfiguráveis. Portanto, para implementação de circuitos tais como: LFSRs, BIST em memória RAM e ROM, é necessário um estudo detalhado sobre cada uma das áreas citadas acima.