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Escalamento e Limites de Dispositivos MOS Jacobus W. Swart CCS e FEEC UNICAMP.

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Apresentação em tema: "Escalamento e Limites de Dispositivos MOS Jacobus W. Swart CCS e FEEC UNICAMP."— Transcrição da apresentação:

1 Escalamento e Limites de Dispositivos MOS Jacobus W. Swart CCS e FEEC UNICAMP

2 Sumário – Escalamento e Limites de Dispositivos MOS Introdução Leis de escalamento Efeitos de canal curto Punchthrough Resistências parasitárias Capacitância de porta Corrente de tunelamento Redução de mobilidade Injeção de portadores quentes Rupturas do transistor Efeitos das limitações e escalamento

3 1. Introdução - Escalamento Lei de Moore:

4 1. Introdução – Escalamento – cont. Quais as forças propulsoras para o escalamento? –Maior densidade integração economia –Menor consumo de energia desempenho –Maior velocidade de operação desempenho –Menor no. de chips / sistema economia

5 1. Introdução – Escalamento – cont. Perguntas: –Como reduzir (escalar) dimensões ? –Quais as limitações dos dispositivos escalados? –Quais os limites de escalamento?

6 2. Leis de Escalamento ParâmetroFator de escala Dimensões: L, W, t ox, x J kdkd N dopagemkNkN TensõeskVkV

7 2. Leis de Escalamento – cont.

8 2. Leis de Escalamento – Tipos de Leis ParâmetroECVCVQCGeral W, L, x J 1/k 1/k d t OX 1/k 1/k d Nkkkk d 2 /k v V DD 1/k1 1/ k v I DS 1/k k 1k d /k v 2 C1/k1/k 3/2 1/k1/k d tata 1/k1/k 2 1/k 3/2 k d /k v 2 P1/k 2 k1/ k k d /k v 3 P.t a 1/k 3 1/k 3/2 1/k 2 1/k d 2 k v P/A1k 5/2 k 3/2 k d 3 /k v 3

9 2. Leis de Escalamento – Procedimento Prático Por simulações de: –Processos (SUPREM) –Dispositivos (PISCES) Ajustar os parâmetros para ótimo desempenho, com análise de: –Tensão de limiar, V T –Efeito de canal curto (V T x L e V DD ) –Perfuração MOS (punchthrough) –Corrente de corte, I off –Tempo de atraso, t a –Potência, P –Corrente de porta e substrato p/ confiabilidade

10 Início Fixar V DD, x jn, x jp, t ox, L n e L p Implantação iônica para previnir perfuração MOS Concentração de dopantes para ajuste de V T Verifica a ocorrência de efeito de canal curto Cálculo de I DS, t a e P Análise de V DD para confiabilidad e Final Problemas

11 3. Limitações Limitações de transistores de pequenas dimensões: –Efeitos de canal curto, V T x L e V T x V DS –Perfuração MOS –Resistências parasitárias –Capacitância de inversão –Corrente de tunelamento de porta –Redução de mobilidade –Injeção de portadores quentes –Rupturas –Efeitos de canal estreito, V T x W

12 0 V 0 V Source Gate Leakage Current SpaceCharge Region Short-channel effect at downsizing Vdd (V) Drain

13 3.1 Limitações – Efeitos de canal curto Parâmetros de ajuste: –Dopagem no canal –Profundidade de junção –Espessura de óxido de porta

14 3.2 Limitações – Punchthrough

15 3.2 Limitações – Punchthrough – cont. Parâmetros de ajuste: –Dopagem no canal –Profundidade de junção –Espessura de óxido de porta

16 3.3 Limitações – Resistências Parasitárias

17 3.3 Limitações – Resistências Parasitárias – cont. Dificuldades: –X J R d –Área R Co Soluções: –Siliceto sobre a região de S/D –S/D com alta dopagem, uso de RTP. –Perfil abrupto da região LDD: R SP e R AC

18 3.4 Limitações – Capacitância de Porta Classicamente: Correções: efeito da espessura do canal depleção da porta de Si-poli.

19 3.5 Limitações – Corrente de tunelamento I tunel < 0,01 I DS SiO 2 > ~ 1,5 nm Solução: usar dielétrico de alta constante dielétrica: –Espessura maior para mesma capacitância! –Necessário para L < ~ 100 nm.

20 3.6 Limitações – Redução de mobilidade

21 3.6 Limitações – Redução de mobilidade – cont.

22 3.6 Limitações – Redução de mobilidade - cont

23 3.7 Injeção de Portadores Quentes

24 3.7 Injeção de Portadores Quentes – cont. Modos principais de injeção de portadores quentes: a) elétrons quentes do canal b) elétrons quentes e lacunas quentes produzidos por avalanche; c) elétrons quentes do substrato, induzidos por ionização secundária; d) elétrons térmicos quentes.

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26 3.7 Injeção de Portadores Quentes – cont. Efeitos da injeção de portadores quentes: –Corrente de porta –Corrente de substrato –Degradação da mobilidade ou transcondutância –Degradação da tensão de limiar –Ruptura do transistor –Latch-up em CMOS.

27 3.7 Injeção de Portadores Quentes – cont. Dependência com parâmetros: –a) polarizações V G, V D, V B ; –b) dimensões L, t ox, X j ; –c) dopagem de substrato; –d) forma do perfil do dreno próximo ao canal; –e) temperatura. Soluções: –a) Reduzir tensões –b) Alterar dopagem de S/D: LDD ou extensão.

28 3.8 Rupturas de Transistor MOS

29 Gate leakage current density vs. T ox equivalent. T. Ghani et al., Symp. on VLSI, p.174, June, 2000

30 3.9 Efeitos das limitações e guias de estrada As limitações estudadas: a) afetam o desempenho elétrico dos dispositivos –b) determinam as condições limites de operação c) determinam condições de contorno para o projeto da estrutura física dos transistores e do processo de fabricação.

31 3.9 Efeitos das limitações e guias de estrada – cont.

32 Vg (V) Log Id A A A A A Vg = 0V Vth Subthreshold leakage current increase Vth lowering

33 3.9 Efeitos das limitações e guias de estrada – cont.

34 ITRS. CPU clock frequency (from H. Iwai)

35 ITRS. gate length update Intel 2001(proposal)

36 ITRS. gate insulator thickness update Intel (2000) 2001 (proposal) Direct tunneling limit SiO 2 ? High-k insulator? (from H. Iwai)

37 Trend of T ox Year L g ( m) Toshiba94 Toshiba93 Lucent99 Intel99 IBM99 (SOI) T ox (nm) Intel00 Intel (plan) 0.02 Intel01 Past trend & ITRS01 (Proposed) (from H. Iwai)

38 20 nm Gate Length Transistor R. Chau, Proc. Silicon Nanoelectronics Workshop, pp (2001)

39 3.9 Efeitos das limitações e guias de estrada – cont.

40 (from G. Badenes)

41 An example of Real Scaling Gate length Gate oxide Junction depth Supply voltage Threshold voltage m 100 nm 700 nm 5 V 0.8 V m 2 nm 35 nm 1.2 V 0.3 V Ratio 1/60 1/50 1/20 1/4 1/2.6 Subthreshold leakage Resistance Gate leakage TDDB Vth, Power Limiting factor Electric field 0.5 MVcm -1 6 MVcm -1 (Vd/tox) 30 TDDB (from H. Iwai)

42 4. Limites de Escalamento

43 4. Limites de Escalamento – cont. Considerar: –1. Limites fundamentais –2. Limites do material –3. Limites do dispositivo –4. Limites do circuito –5. Limites do sistema

44 4. Limites de Escalamento – cont. Limite prático para MOSFET: ~ 25 a 10 nm CMOS/SOI, T baixa (LN), novas estruturas

45 4. Limites de Escalamento – cont.

46 Após Limite de Escalamento CMOS? Novos Conceitos de Dispositivos e Circuitos: –a) dispositivos de bloqueio Coulombiano, entre outros dispositivos de um único elétron; –b) dispositivos quânticos, onde se controla o estado do elétron de um átomo (hidrogênio, por exemplo); –c) estruturas de nano-tubos de carbono

47 Conclusões: Uma boa base dos fundamentos em C&T permitirá acompanhar as inovações Agradecimentos: –Colaboração de Dr. Marcelo Pavanello –http://www.ccs.unicamp.br


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