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Laboratório de Organização e Arquitetura de Computadores PROFESSORES: Elmar Uwe Kurt Melcher Joseana Macêdo Fechine Informações Adicionais (Interrupção) - Etapa 5
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Lab. Org. e Arq. de Computadores - DSC-UFCG2 % 8 \1/3\/ 8 \/ 9 \/3\/ 4 % %proximo JJJSSFFEEIIHOTCLSPMMWRF L % %ende- MAALR10NNNN POPVPCDAREE E B% %reco PMMLA ABVC CSP RRIAT I % % CNZ81 A TDC T % % 11110000 : 111100010000001101010000010010000100 ; % MAR=SP=SP+1 % % 11110001 : 111100100000001101100000000101000001 ; % MDR=PC-1; wr % % 11110010 : 111100110000101100010000001000010000 ; % PC=0100h; fetch % % 11110011 : 000000010000000000000000000000000000 ; % go main1 % wire int_enb = mir[27]; assign mpc = ~reset ? 1 : sw[31]&int_enb? 'hF0: jmpc ? next | mbr : next; Peac6.v mic2.mif - inter main1
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Lab. Org. e Arq. de Computadores - DSC-UFCG3 assign mpc = ~reset ? 1 : jmpc ? (sw[31] ? 'h80: next_addr| mbr): {high_bit,next_addres[6:0]}; Outra forma de execução da interrupção Peac5.v mic1.mif
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