Lógica Programável PTC2527 – EPUSP - 2006 Guido Stolfi.

Apresentação em tema: "Lógica Programável PTC2527 – EPUSP - 2006 Guido Stolfi."— Transcrição da apresentação:

1 Lógica Programável PTC2527 – EPUSP - 2006 Guido Stolfi

2 2 Especializações dos Circuitos Lógicos CPU RAM ROM A/D D/A POWER PERIFÉRICOS “GLUE LOGIC”

3 3 Lógica Discreta (SSI - MSI) Baixa Densidade Alto Consumo Baixa Confiabilidade Baixo Desempenho Diversidade de Ítens em Estoque

4 4 Consumo, Desempenho, Confiabilidade Materiais diferentes Soldas Terminal Lógica Buffer Elementos Parasíticos

5 5 Lógica Integrada "Custom" (LSI) Alto Custo Inicial Longo Tempo de Desenvolvimento Projeto inalterável a posteriori Fornecedor único

6 6 Lógica Programável Alta Velocidade Alta Densidade Baixo Consumo Facilidade de Projeto Baixo "Time to Market" Possibilidade de Alterações Posteriores no Projeto Inviolabilidade do Projeto

7 7 Dispositivos de Lógica Programável (PLD) PROM (Programmable Read-Only Memory) PAL (Programmable Array Logic) EPLD (Eraseable Programmable Logic Device) EEPLD (Electrically Eraseable PLD) CPLD (Complex PLD) FPGA (Field Programmable Logic Array)

8 8 Lógica com Memórias PROM Entradas (Endereços) Saídas (Dados) PROM Tabela Verdade

9 9 Estrutura de uma PROM Matriz AND (Fixa) Matriz OR (Programável) Entradas Saídas

10 10 Estrutura de uma PAL Matriz OR (Fixa) Matriz AND (Programável) Entradas Saídas

11 11 Bloco Lógico de uma PAL Combinatória Saída Realimentação Entradas

12 12 PAL Sequencial (c/ Flip-Flop)

13 13 Elemento Programável com Fusível (PAL)

14 Elemento Programável com MOSFET de Porta Flutuante (EPLD)

15 15 Elemento Programável com RAM (FPGA)

16 16 Topologia (“Floorplan”) de um Dispositivo de Lógica Programável

17 17 Célula Lógica de uma EPLD

18 18 Bloco de Entrada / Saída de uma EPLD

19 19 Interconexões entre Blocos

20 20 EPLD de Alto Desempenho

21 21 EPLD x FPGA Vantagens da EPLD Não volátil (Pronta ao ligar) Segurança do projeto Imunidade a interferências Vantagens da FPGA Maior densidade Menor custo (fabricação e teste) Maior flexibilidade

22 22 FPGA com Blocos de Memória RAM

23 23 Bloco Lógico de uma FPGA

24 24 Bloco de E/S de uma FPGA

25 25 Terminação para E/S Desbalanceada

26 26 Padrões de Interfaces Digitais TipoV CC (V)V REF (V)V TT (V) R S (  ) RTRT LVCMOS3.31.5--- LVCMOS181.80.9--- HSTL1.50.75 050 SSTL33.31.5 2550 SSTL22.51.25 2550 GTL-0.81.2050 GTL+-1.01.5050 LVDS2.5--100

27 27 Terminação Balanceada (LVDS)

28 28 Roteamento de Sinais na FPGA

29 29 Distribuição de Clock

30 30 Retardo Zero com Delay Lock Loop (DLL)

31 31 Modelo de Atrasos de Propagação

32 32 Atrasos Internos (Modo Combinatório)

33 33 FPGA de Alto Desempenho

34 34 Roteamento de Alto Desempenho

35 35 Interface Serial Gigabit (1 ~10 Gb/s)

36 Ferramentas de Desenvolvimento para PLD's " Captura de Diagramas Esquemáticos (Interface Gráfica) " Linguagem de Descrição de Hardware (Texto) " Simuladores " ISP (In System Programming)

37 37 Interface JTAG – Joint Test Action Group

38 38 Tendências para Lógica Programável " Alta Complexidade ( > 1Milhão de Portas) " Alta Velocidade (Clocks > 300 MHz) " Integração de Macroblocos (RAM, PLL, DSP, CPU, Multiplicadores, ALUs, etc.) " Diversos Padrões de I/O (LVCMOS, GTL, LVDS, etc.) " Interfaces seriais (Gigabit, RocketIO, etc.) " Programação por Setores " Atualização Remota do Hardware

39 Uso de Lógica Programável no Ciclo de Vida de um Projeto Protótipo (PLD) Cabeça de Série (PLD) Série Piloto (PLD) Pequenas Quantidades (PLD) Médias Quantidades (PLD) Grandes Quantidades (Custom LSI)